为提升数字信号处理电路的性能，对16位传统条件进位加法器(conditionalcarryselectadder，CCS)的逻辑层布尔函数提出一种改进方案。使用Verilog语言和Synopsys对16位改进型和传统型条件进位加法器进行仿真分析。结果表明：该方案能在加法器功耗下降的同时实现关键路径延迟的明显降低，性能明显优于传统加法器。

　　关键词：布尔函数；16位加法器；条件进位加法器

　　随着对数字信号处理能力要求的不断提高，设计一个高性能高灵活性的加法器显得尤为重要。在信号处理的各项运算操作中，加法是最常用的运算操作[1]；因此，对加法器的优化是提升计算性能的主要途径。加法器的性能优化主要有降低功耗、提升运算速度(降低延迟)2个方向。针对二者的优化可以在逻辑层或者电路层上进行：电路层的优化着眼于改变晶体管的尺寸以及电路的拓扑连接，侧重于功耗的降低[2-3]；逻辑层的优化着眼于重新安排布尔方程以得到一个快速低延迟的进位链，侧重于延迟的降低[4]。加法器的功耗和延迟性能总是呈现负相关影响，因此，对加法器的性能评价主要从功耗、延迟和功耗延迟积(PDP)3个方面进行。笔者主要对加法器逻辑层进行优化，在对传统条件进位加法器进行研究的基础上，提出对进位链的优化改进方案，最终实现加法器在功耗小幅下降的同时，延迟显著降低。

　　1传统条件进位加法器逻辑分析

　　如图1所示，传统的16位CCS加法器由4个电路结构完全相同的4位加法器连接而成[5]，即44位的加法器。在此针对4位加法器结构分析即可，不再对16位CCS加法器结构赘述。4位CCS加法器的电路如图2所示。加法器逻辑可以分为“进位输出”与“和输出”2个逻辑部分。对于传统CCS而言，因其与输出和进位输出电路结构几乎一样，所以对它的优化关键在于对进位电路的改进。根据图2，可得到4位传统条件进位加法器进位电路算法如下：对于和输出信号Si有同进位信号Ci基本相同的结论，区别只不过是把式(1)—(8)中Gi换成iiXY，Ri换成iiXY即可，在此不再详述。

　　2改进型条件进位加法器逻辑层优化设计

　　加法器的优化主要针对逻辑层和电路层：逻辑层优化，主要对加法器布尔函数重组，可达到减少逻辑门延迟，支持可重构的优化效果；电路层优化，主要对各门电路进行结构改进，以达到减少晶体管数目、降低静态功耗的优化效果[6]。笔者主要针对传统条件进位加法器的逻辑层优化。同样，和进位电路的结构采用同步选择、同步计算的方法，可使加法器省去异或门逻辑延迟，使关键路径缩减至少2个传输门的延迟。综上所述，可得到优化改进后的8位CCS的电路结构如图3所示。如图4所示，16位改进型CCS电路即是2个8位CCS组合。可以看到：传统CCS进位结构的关键路径C0～C3有5个逻辑门延迟，且进位每增加4位，逻辑门延迟将增加1，即对于16位加法器而言，其关键路径C0～C15有8个逻辑门延迟。通过优化以后，关键路径C0～C7有6个逻辑门延迟，且进位每增加8位，逻辑门延迟增加1，即对于16位加法器而言，其关键路径C0～C15有6个逻辑门延迟。相比之下，16位的改进型CCS比传统的CCS在进位上节省了2个逻辑门延迟，当进行加法器扩展时，改进型随进位位数增高逻辑门延迟的增加为传统型的50%。另外，改进型的加法器电路结构规则，采用模块化堆叠设计，布线比较简单，有利于版图的规则化。综上所述：改进型的加法器虽然结构更为复杂(可能导致功耗增加)，但是其延迟性能和应用的灵活性从理论上都显著高于传统型的加法器。

　　3仿真结果

　　对加法器的延迟、功耗进行仿真，使用Verilog语言和Synopsys对上述16位改进型和传统型条件进位加法器进行描述和综合，仿真软件采用业界普遍使用的HSPICE，仿真库采用hv016_v0p2.lib。从图3和图4可以看出，16位改进型条件进位加法器的关键路径为第一级进位输入到最后一级和输出。给进位输入一个脉冲信号可以测出关键路径延迟，仿真结果如图5所示。结果表明，改进型的加法器关键路径延迟为0.8ns。况下(实际上略微下降)，实现了延迟时间显著降低，综合性能PDP改善达70.7%，即改进型加法器比传统型加法器性能有明显提升。

　　4结束语

　　该款加法器可应用到高性能DSP处理器，可以满足DSP运算的灵活性和高性能，并且具有较小的功耗。同时，该款加法器也适合多媒体、图形处理等专用处理器的应用。此外，该16位加法器可以通过级联的方式构成更大字长的加法器，如32位或者64位条件进位选择加法器。通过在HSPICE中的仿真，该加法器的关键路径延迟为0.8ns，如果采用动态逻辑，该加法器将有更高的性能。

　　作者：李彦平 王文俊